ACD301 - Chương 7: Thiết kế op-amp hai tầng

Đáp án đúng: "g_m7 / C_c". Trong op-amp hai tầng bù Miller, tụ C_c nối từ ngõ vào sang ngõ ra tầng hai tạo một đường truyền thẳng; zero xuất hiện ở tần số mà dòng qua C_c triệt tiêu dòng g_m7·v của transistor tầng hai, tức sC_c = g_m7, nên ω_z ≈ g_m7/C_c và nằm ở nửa mặt phẳng phải. "g_m1 / C_c" sai vì biểu thức đó là tần số độ lợi đơn vị (unity-gain frequency) của op-amp, do transistor vào tầng một quyết định. "C_c / g_m7" sai vì đó là nghịch đảo, có thứ nguyên thời gian chứ không phải tần số góc. "g_m7 × C_c" sai vì tích này sai thứ nguyên và mâu thuẫn với thực tế rằng tăng C_c làm zero tụt xuống tần số thấp hơn.

Đáp án đúng: "Decreased.". Trong op-amp hai tầng bù Miller, khi tín hiệu vào lớn làm cặp vi sai chuyển hẳn sang một nhánh, toàn bộ dòng đuôi I_D5 nạp hoặc xả tụ C_c, nên tốc độ biến thiên điện áp ra bị giới hạn ở SR = I_D5/C_c. Tăng C_c với cùng dòng phân cực thì SR giảm. "Increased." sai vì nó đi ngược quan hệ tỉ lệ nghịch giữa SR và C_c; muốn tăng SR phải tăng dòng đuôi hoặc giảm tụ. "Unchanged." sai vì C_c nằm trực tiếp ở mẫu số của SR, nên mọi thay đổi của tụ đều làm SR đổi theo. "Negative." sai vì slew rate là độ lớn tốc độ thay đổi điện áp tối đa, luôn dương; tăng tụ chỉ làm giá trị này nhỏ đi chứ không đổi dấu.

Đáp án đúng: "The second-stage gain transistor and the bias currents in the input stage and the second stage.". Khi thiết kế op-amp hai tầng, M7 của tầng hai được chọn trước theo độ lợi tầng hai. Để không có offset hệ thống, khi hai ngõ vào bằng nhau thì V_GS4 phải bằng V_GS7, nghĩa là cùng mật độ dòng: (W/L)3,4/(W/L)7 = I_D3/I_D7 = (I_D5/2)/I_D6. Vì vậy tải tích cực M3, M4 được tỉ lệ hoá từ transistor độ lợi tầng hai theo dòng phân cực của hai tầng. "The product of the output resistance of the input stage and the input capacitance of the second gain stage." sai vì tích điện trở với điện dung là một hằng số thời gian xác định vị trí cực, không phải tỉ số kích thước transistor. "The transistors defining the bias currents." sai vì M5, M6 chỉ được tỉ lệ với nhau để chép dòng; chúng không đặt V_GS cho tải PMOS. "The input transistors and the bias current in the input stage." sai vì kích thước M1, M2 quyết định g_m và độ lợi tầng một, còn V_GS của tải phải khớp với M7 chứ không khớp với cặp vào NMOS.

Đáp án đúng: "32μm". Đổi đơn vị: 26 dB ứng với độ lợi 20 V/V. Với L = 0.8 μm: λn = 0.10/0.8 = 0.125 V⁻¹, λp = 0.14/0.8 = 0.175 V⁻¹. Tầng hai: A2 = g_m7/(g_ds6 + g_ds7) = (2I_D7/V_ov7)/(I_D7(λn + λp)) = 2/(V_ov7 × 0.3) = 20, suy ra V_ov7 ≈ 0.333 V. Với I_D7 = I_D6 = 0.1 mA: (W/L)7 = 2I_D7/(μpCox·V_ov7²) = 2 × 100 μA/(45 μA/V² × 0.111 V²) ≈ 40, nên W7 = 40 × 0.8 μm = 32 μm. "16μm" sai vì đó là độ rộng của M3, M4 mang dòng 0.05 mA; dùng cho M7 thì V_ov7 ≈ 0.47 V và A2 chỉ còn khoảng 14 V/V (23 dB). "20μm" sai vì cho W/L = 25, V_ov7 ≈ 0.42 V và A2 ≈ 16 V/V, khoảng 24 dB, không đạt 26 dB. "40μm" sai vì đó là nhầm tỉ số W/L = 40 với độ rộng, quên nhân chiều dài kênh 0.8 μm; độ rộng này cho A2 vượt 26 dB.

Đáp án đúng: "16μm". Với L = 0.8 μm: λn = 0.125 V⁻¹, λp = 0.175 V⁻¹. Từ 26 dB (20 V/V) của tầng hai: 2/(V_ov7 × 0.3) = 20, suy ra V_ov7 ≈ 0.333 V. Để không có offset hệ thống, tải M3, M4 phải có cùng V_ov với M7, tức V_GS4 = V_GS7. Mỗi transistor tải mang I_D3 = I_D5/2 = 0.05 mA, nên (W/L)3 = 2I_D3/(μpCox·V_ov²) = 2 × 50 μA/(45 μA/V² × 0.111 V²) ≈ 20, cho W3 = W4 = 20 × 0.8 μm = 16 μm (bằng nửa W7 = 32 μm). "10μm" sai vì W/L = 12.5 cho V_ov ≈ 0.42 V, khác M7 và gây offset hệ thống. "12μm" sai vì W/L = 15 cho V_ov ≈ 0.39 V, vẫn lệch V_ov7. "20μm" sai vì đó là nhầm tỉ số W/L = 20 với độ rộng, quên nhân chiều dài kênh 0.8 μm; nếu dùng thật thì V_ov ≈ 0.30 V, cũng lệch M7.