The channel-width-to-length ratio for the transistors forming the active load to the differential input pair is designed from a scaling of:

Đáp án đúng: "The second-stage gain transistor and the bias currents in the input stage and the second stage.". Khi thiết kế op-amp hai tầng, M7 của tầng hai được chọn trước theo độ lợi tầng hai. Để không có offset hệ thống, khi hai ngõ vào bằng nhau thì V_GS4 phải bằng V_GS7, nghĩa là cùng mật độ dòng: (W/L)3,4/(W/L)7 = I_D3/I_D7 = (I_D5/2)/I_D6. Vì vậy tải tích cực M3, M4 được tỉ lệ hoá từ transistor độ lợi tầng hai theo dòng phân cực của hai tầng. "The product of the output resistance of the input stage and the input capacitance of the second gain stage." sai vì tích điện trở với điện dung là một hằng số thời gian xác định vị trí cực, không phải tỉ số kích thước transistor. "The transistors defining the bias currents." sai vì M5, M6 chỉ được tỉ lệ với nhau để chép dòng; chúng không đặt V_GS cho tải PMOS. "The input transistors and the bias current in the input stage." sai vì kích thước M1, M2 quyết định g_m và độ lợi tầng một, còn V_GS của tải phải khớp với M7 chứ không khớp với cặp vào NMOS.