State reduction in asynchronous circuits aims to:

Tính toán giảm thiểu trong mạch đồng bộ có mục tiêu giảm thiểu số trạng thái mà không thay đổi hành vi của mạch. Trong thiết kế mạch điện tử, các nhà thiết kế thường gặp phải vấn đề về số trạng thái quá lớn, dẫn đến tăng kích thước và phức tạp của mạch. Tính toán giảm thiểu giúp giảm thiểu số trạng thái này, từ đó giảm thiểu kích thước và phức tạp của mạch mà không ảnh hưởng đến chức năng của mạch. Điều này giúp tăng hiệu suất và giảm chi phí sản xuất của mạch.