Which Verilog statement represents a continuous assignment?

Trong Verilog, một câu lệnh liên tục được sử dụng để thực hiện một phép gán giá trị cho một tín hiệu. Câu lệnh này được sử dụng để tạo ra một mối quan hệ giữa một tín hiệu đầu vào và một tín hiệu đầu ra. Trong các lựa chọn trên, câu lệnh 'assign Y = A & B;' là một ví dụ về một câu lệnh liên tục. Câu lệnh này sẽ luôn thực hiện phép gán giá trị của tín hiệu Y bằng giá trị của tín hiệu A và B, được thực hiện bằng phép AND. Điều này có nghĩa là nếu cả A và B đều là 1, thì Y sẽ được gán giá trị 1. Ngược lại, nếu A hoặc B là 0, thì Y sẽ được gán giá trị 0. Câu lệnh liên tục này được sử dụng rộng rãi trong thiết kế và mô hình hóa các mạch điện tử.