In RTL design, a multiplexer can be implemented in Verilog using:

Trong thiết kế RTL (Register Transfer Level), một multiplexer có thể được thực hiện trong Verilog bằng cách sử dụng cú pháp case statement. Cú pháp này cho phép chúng ta thực hiện các phép chọn (multiplexing) dựa trên các giá trị khác nhau của một biến. Ví dụ, nếu chúng ta muốn tạo một multiplexer 2:1, chúng ta có thể sử dụng cú pháp case statement để chọn giữa hai nguồn dữ liệu dựa trên một tín hiệu chọn (select signal). Cú pháp case statement cũng cho phép chúng ta thực hiện các phép chọn phức tạp hơn, chẳng hạn như multiplexer 4:1 hoặc 8:1. Ngoài ra, cú pháp case statement cũng giúp chúng ta viết mã Verilog dễ đọc và dễ hiểu hơn.