Which condition leads to an invalid state in a basic SR latch built with NOR gates?

Một SR latching cơ bản được xây dựng bằng các cổng NOR có thể gặp tình trạng không hợp lệ khi một trong các điều kiện sau xảy ra. Điều kiện đầu tiên là khi cả S và R đều bằng 1. Trong trường hợp này, cả hai đầu ra của cổng NOR đều bằng 0, dẫn đến một vòng lặp không thể giải quyết được. Điều này khiến cho trạng thái của latching không thể được xác định rõ ràng. Điều kiện thứ hai là khi cả S và R đều bằng 0. Trong trường hợp này, cả hai đầu ra của cổng NOR đều bằng 1, dẫn đến một trạng thái không thể giải quyết được khác. Tuy nhiên, điều kiện này thường được coi là một trạng thái ổn định chứ không phải là một trạng thái không hợp lệ.