Trong Verilog, khối thường được sử dụng để mô tả logic kết hợp là "always @(*)". Khối này cho phép mô tả các logic kết hợp bằng cách sử dụng các biểu thức Verilog. Biểu thức được đánh giá mỗi khi có thay đổi trong các biến đầu vào. Điều này làm cho khối "always @(*)" trở thành lựa chọn phù hợp để mô tả các logic kết hợp trong Verilog. Ví dụ, nếu bạn muốn mô tả một logic AND giữa hai biến A và B, bạn có thể sử dụng khối "always @(*)" như sau: always @(*) begin C = A & B; end. Trong ví dụ này, biểu thức A & B được đánh giá mỗi khi có thay đổi trong biến A hoặc B.
