Trong SystemVerilog, để mô hình hóa logic kết hợp (combinational logic), chúng ta nên sử dụng từ khóa "always_comb". Từ khóa này cho phép chúng ta mô tả logic kết hợp một cách rõ ràng và dễ đọc. Logic kết hợp là loại logic không có trạng thái (stateless), nó chỉ phụ thuộc vào các tín hiệu đầu vào và không có bộ nhớ (memory) nào. Ví dụ, một logic OR đơn giản có thể được mô tả bằng cách sử dụng "always_comb":
always_comb
output = a | b;
Trong ví dụ trên, logic OR được mô tả bằng cách sử dụng "always_comb", nó sẽ luôn tính toán kết quả của logic OR dựa trên các tín hiệu đầu vào "a" và "b".
